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UCle

高性能UCIe小芯片互连IP

芯粒互连 高速低延迟 PHY+控制器

UCIe IP包含PHY和控制器(含Adapter层与Protocol层)，是完整的die-to-die互连方案，兼容UCIe规范，具备高带宽、低功耗、低延迟特性。

  • 完整方案：PHY+Controller(含Adapter层和Protocol层)

  • 高带宽：单引脚数据率最高32Gbps,16通道(16TX/16RX)

  • 可测性：内置自测(BIST)，确保已知良好芯片(KGD)与封装良率

  • 协议支持：支持AXI/ACE/CHI/CXS通过UCIe链路通信

  • 先进特性：side band通道、自校准与训练、EW(East/West)PHY方向、MCM 30mm、结温-40℃~125℃、130um bump pitch

  • 工艺覆盖：4nm~28nm等先进工艺

  • 适用于HPC、网络与存储、AIoT/ML加速器、先进封装模块

产品亮点

  • 高带宽

    32Gbps/引脚
    16通道

  • 完整方案

    PHY+Controller
    双集成

  • 高可靠

    BER<1e-15
    CRC重传

  • 协议兼容

    AXI/ACE/CHI/CXS

  • 先进工艺

    4nm~28nm

  • 低延迟

    die-to-die高速互连

  • 自测自校准

    BIST与自校准训练

产品应用

  • HPC(高性能计算)

  • 网络与存储

  • AIoT/ML加速器

  • 先进封装模块

  • 芯粒(Chiplet)集成

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